Conception D Un Routeur Pour Les Architectures R seaux Mono-Puce 3D

Les interconnexions globales reprsentent aujourd'hui un problmes dans la conception des systmes multiprocesseur sur puce (MPSoC pour Multiprocessor System-on-Chip) de haute performance. Les chercheurs des systmes embarqus sont la recherche des solutions des architectures de communications on-chip faible cot matriel, grande fiabilit et prdictibilit. Une des solutions en vue prvoit l'utilisation des rseaux d'interconnexions bass sur l'change de paquets de donnes, appels aussi Networks-on-Chip (NoCs). Il pourrait terme apporter des solutions au niveau de la conception et des performances pour faire face la complexit des systmes sur puces de grande dimension. C'est dans ce cadre que s'inscrit notre travail. En effet, il s'agit de modliser, concevoir et valider un routeur QoS pour une architecture NoC 3D prdfinie. Deux modlisations de ce routeur ont t ralises. L'une dans le langage VHDL au niveau RTL (Register Transfer Level) et l'autre dans le langage SystemC au niveau dit TLM-T (Transaction Level Modeling with Time). La validation du fonctionnement de l'architecture du routeur est propose dans un rseau sur puce topologie 3D-Mesh.