Generacion de Especificaciones Ejecutables Systemc Heterogeneas

Este trabajo presenta una metodologa para el diseo de sistemas empotrados basada en modelos UML/MARTE. Esta metodologa permite la captura de la semntica ejecutiva de varios modelos de computacin. Se establece un mapeo a SystemC con el fin de obtener especificaciones ejecutables que permitan simular, validar y analizar dichos modelos UML/MARTE. Para una simulacin correcta de los modelos, esta metodologa utiliza los mecanismos proporcionados por la metodologa HetSC a fin de especificar la variedad semntica ejecutiva en las correspondientes especificaciones SystemC. Con el fin de garantizar que todo el flujo de diseo es semnticamente consistente, esto es, que las caractersticas semnticas relacionadas con la concurrencia y los mecanismos de comunicacin capturados en los modelos UML/MARTE son plasmados en la correspondiente especificacin ejecutable SystemC/HetSC, el mapeo UML/MARTE-SystemC/HetSC est soportado formalmente. Este soporte formal es proporcionado por ForSyDe (Formal System Design). El metamodelo formal ForSyDe proporciona la coherencia semntica en el proceso de transformacin desde los modelos UML/MARTE a las especificaciones SystemC/HetSC.