Nouvelle architecture d'un dcodeur des codes LDPC

Dans ce livre, nous nous sommes intéressés aux algorithmes de décodage des codes LDPC (Low Density Parity Check) et à leurs implémentations Hardware. Nous avons tout dabord proposé une nouvelle approximation de léquation de létape de mise à jour des nuds de contrôle. Ce qui a permis de réduire dune manière très significative la puissance de calcul et la complexité dimplémentation Hardware sans pertes notable de performances, en termes de BER (Bit Error Rate), par rapport à lalgorithme de référence BP (Belief Propagation) ou LLR-BP (Log Likelihood Ratio Belief Propagation). Lapproximation proposée est testée et validée au sein dune unité de décodage parallèle des codes LDPC régulier de degrés 3 et 6, respectivement des nuds de variables et de contrôles. Par la suite cette approximation est implémentée sur une cible FPGA (Field Programmable Gate Arrays) de la firme dAltera.