Architettura PLL

Il phase-locked loop (PLL) è un sistema di retroazione in cui un comparatore o rivelatore di fase pilota un oscillatore controllato in tensione (VCO) in un anello di retroazione per far sì che la frequenza (o la fase) dell'oscillatore segua accuratamente quella di una frequenza di riferimento applicata. In genere è necessario un circuito di filtraggio per integrare e smussare il segnale di errore positivo o negativo e promuovere la stabilità dell'anello. Nel percorso di retroazione è spesso incluso un divisore di frequenza per stabilire la frequenza di uscita (all'interno dell'intervallo del VCO) come multiplo della frequenza di riferimento. Il divisore può essere implementato in modo che il multiplo della frequenza, N, sia un numero intero o frazionario, caratterizzando il PLL come un PLL a numero intero-N o un PLL a numero frazionario-N. Se la frequenza del segnale di uscita di un VCO fosse sempre prevedibile e senza variazioni, non sarebbe necessario utilizzare il controllo di retroazione per correggere l'errore di frequenza, noto come sintetizzatore digitale diretto (DDS).