Arquitetura PLL

Um loop bloqueado por fase (PLL) é um sistema de realimentação no qual um comparador ou detetor de fase acciona um oscilador controlado por tensão (VCO) num loop de realimentação para fazer com que a frequência (ou fase) do oscilador siga com precisão a de uma frequência de referência aplicada. Normalmente, é necessário um circuito de filtro para integrar e suavizar o sinal de erro positivo ou negativo - e promover a estabilidade do circuito. Um divisor de frequência é frequentemente incluído no caminho de feedback para estabelecer a frequência de saída (dentro da gama do VCO) como um múltiplo da frequência de referência. O divisor pode ser implementado de modo a que o múltiplo de frequência, N, seja um número inteiro ou fracionário, caracterizando o PLL como um PLL inteiro-N ou um PLL fracionário-N. Mas se a frequência do sinal de saída de um VCO fosse sempre previsível, sem variação, não haveria necessidade de utilizar o controlo de realimentação para corrigir o erro na frequência, o que é conhecido como sintetizador digital direto (DDS).